Questa CDC
The industry’s most comprehensive and easy-to-use clock-domain crossing verification solution
La solution de vérification du croisement du domaine d'horloge la plus complète et la plus simple d'utilisation du secteur.
Questa CDC de Siemens identifie les erreurs à l'aide d'une analyse structurelle pour reconnaître les domaines d'horloge, les synchroniseurs et les structures à faible consommation d'énergie via le format UPF (Unified Power Format).
Questa CDC Verification génère des assertions pour la vérification des protocoles ainsi que des modèles de métastabilité pour la vérification de la reconvergence.
White Paper
Dans cet article, nous présentons un algorithme permettant de traiter les violations du CDC dans le cadre de la fonction objective pour les optimisations de la gestion séquentielle de l'horloge. Avec l'algorithme proposé, nous avons obtenu une moyenne de 22% d'économie d'énergie séquentielle - ce qui est à moins de 3% de l'économie d'énergie obtenue par l'horloge séquentielle sans CDC. En comparaison, la solution à deux passages de l'état de l'art conduit à une perte presque totale des économies d'énergie.is paper focuses on the 12 “pillars” of thermo-fluid system simulation, or 1D CFD, that are important or critical to maximize the benefit of these tools.
Pourquoi choisir Questa CDC ?
Analyse de haute performance
À l'aide de votre RTL (et du fichier d'intention de puissance UPF), les solutions Questa CDC génèrent et analysent automatiquement des assertions pour identifier rapidement les problèmes de croisement de domaine d'horloge (CDC) qui tuent les puces.
Automated Assertion Generation & Analysis
Using only your RTL and UPF power intent file, Questa CDC solutions automatically generate and analyze assertions to rapidly identify chip-killing clock-domain crossing (CDC) issues.
Évolutivité et QoR à la pointe de l'industrie
Lors de l'analyse de conceptions à milliards de portes, il est essentiel de minimiser le "bruit ". L'analyse complète, hiérarchique et formelle de Questa CDC effectue des recherches dans les éléments de l'objet pour un débit élevé et une réduction du bruit, tout en offrant une évolutivité et une qualité de résultats inégalées dans l'industrie et en permettant la réutilisation de l'IP CDC.
Facilité d'implémentation et d'utilisation
Questa CDC prend en charge le format Synthesis Design Constraints (SDC) pour les paramètres de domaine d'horloge et de port, et il comprend un environnement de script TCL avec de puissantes capacités de contrôle et de rapport. Questa CDC identifie automatiquement vos horloges et la stratégie de distribution des horloges, ce qui réduit le temps de configuration.
White Paper
Les solutions de vérification de Siemens pour FPGA fournissent un ensemble complet d'outils qui fonctionnent sur toutes les familles de FPGA et toutes les plateformes de développement. Cette présentation aborde UVM, Formal, Design Solutions, QVIP, Visualizer et Verification Run Manager.
Quand les bonnes horloges tournent mal
Les concepteurs utilisent de plus en plus d'architectures "multi-clocking" avancées pour répondre aux exigences de haute performance et de faible consommation de leurs puces. Une simulation RTL ou au niveau de la porte d'une conception comportant plusieurs domaines d'horloge ne capture pas avec précision le timing lié au transfert de données entre les domaines d'horloge. Par conséquent, la simulation ne prédit pas avec précision le comportement du silicium et des bogues critiques peuvent échapper au processus de vérification.
En utilisant seulement votre RTL (et le fichier UPF power intent), les solutions Questa CDC génèrent et analysent automatiquement des assertions pour identifier rapidement les problèmes de croisement de domaines d'horloge (CDC) qui tuent les puces. Les résultats peuvent également être transmis à la base de données principale de progression de la vérification via UCDB. Aucune connaissance des langages de spécification formelle ou de propriété n'est requise.
La solution : Questa CDC Verification
Les solutions Questa CDC identifient les erreurs liées aux croisements de domaines d'horloge - des signaux (ou groupes de signaux) qui sont générés dans un domaine d'horloge et consommés dans un autre. Elles le font par l'analyse structurelle et la reconnaissance des domaines d'horloge, des synchroniseurs et des structures à faible consommation (via UPF), et par la génération de modèles de métastabilité pour la vérification de la reconvergence. La technologie vérifie tous les modes de défaillance potentiels et présente à l'utilisateur des schémas et des formes d'onde familiers. De plus, alliée avec la simulation, cette technologie peut être utilisée pour injecter la métastabilité dans la simulation fonctionnelle afin de vérifier que l'objet sous test traite correctement les horloges asynchrones.
En savoir plus sur Questa CDC Verification
Téléchargez le datasheet pour en savoir plus sur le suivi des exigences des FPGA avec Reqtracer
Solutions pour la conception et la vérification FPGA
Questa AutoCheck
Questa AutoCheckest une application automatisée vous aidant à trouver les bogues dus à des erreurs de codage RTL courantes dès le début de votre conception.
Questa CDC
Questa CDC de Siemens utilise l'analyse structurelle pour reconnaître les clock domains, les synchroniseurs et les structures à faible consommation.
HDL Designer
HDL Designer offre un environnement de conception HDL complet, garantissant un flux de conception FPGA/ASIC structuré.
Questa Advanced Simulator
Questa Advanced Simulator est un simulateur et une machine de débogage qui réduit le risque de validation de vos conceptions FPGA et SoC complexes.
Questa Verification IP
Questa Verification IP aide les ingénieurs à se concentrer sur les aspects essentiels des conceptions, et éviter les BFM, composants de vérification ou VIP
Vérification de la conception FPGA avec Questa Prime
La solution Questa est un assemblage de technologies, de méthodologies et de bibliothèques pour la vérification de la conception FPGA et ASIC moderne.
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