Problèmes de mémoire ? Découvrez comment vérifier le fonctionnement des mémoires rapides en phase de conception

Digital Snack - 3 décembre - 11h00 - Durée : 20 minutes

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La conception de bus de mémoire DDR DRAM à haute vitesse peut être stressante, car la topologie du circuit imprimé peut être assez complexe et les résultats fonctionnels pas si évidents. Trois raisons principales motivent cette complexité : les exigences de la configuration d’Input Setup et de Hold Times de la DRAM globale doivent être satisfaites, les exigences de Setup et Hold pour les signaux d’Address/Command et, enfin, la différence entre DQS et CLK doit s’aligner approximativement sur chaque DRAM.

Pourquoi ce Digital Snack sur la vérification de la conception des mémoires DDR

En général, le contrôle des bus DDR est très exigeant. Les variations de tension et de courant peuvent créer des tensions et des courants parasites dans les canaux voisins, ce qui entraîne une diaphonie involontaire. De plus, les bus parallèles sont plus sensibles à la diaphonie, car la plupart des signaux sont single-ended. Avec des problèmes complexes tels que ceux introduits par l’Interférence Inter Symbole (ISI) et par la diaphonie sur le bus DDR, il peut s’avérer très complexe d’identifier ce qui doit être validé en premier lieu. Pour les DRAM, les exigences de validation requises sont normalement indiquées dans le règlement JEDEC. Cependant, ces documents ne sont pas toujours intuitifs.

Du point de vue du contrôleur, les exigences de validation sont généralement plus simples, mais il appartient toujours au concepteur de s’assurer que le document de spécification et les exigences sont bien compris.

Les avantages d’HyperLynx DDR PE et d’HyperLynx DDRx

Le module DDR Wizard, présent dans les deux configurations HyperLynx, est un outil facile à utiliser qui permet l’analyse en mode batch du timing et de l’intégrité du signal sur la base des normes définies par le protocole JEDEC DDR.

La procédure guidée DDR peut être exécutée à la fois dans des configurations de type « what-if » en pré-topologie et sur des cartes qui ne sont pas complètement routés, en validant tous les bits d’un bus de mémoire pour la conformité de l’intégrité du signal. On peut aussi valider les exigences de synchronisation entre les signaux, en automatisant une série complexe d’opérations qui devraient autrement être effectuées manuellement. La comparaison avec les normes JEDEC DDR permet la certification automatique des données extrapolées à partir de la simulation.

La version DDRx complète peut importer la plupart des formats générés par les principaux fournisseurs de systèmes de CAO.

Ce que vous apprendrez dans ce Digital Snack sur la vérification de la conception des mémoires DDR

Nous verrons ensemble les procédures d’analyse et de vérification du bus DDR ainsi que des outils permettant de simplifier les réglages et l’automatisation lors de l’analyse des résultats.

Nous verrons comment le module DDR Wizard peut faciliter la simulation et l’analyse en accélérant la conception d’un système DDR en état de fonctionnement afin de réduire les prototypes de PCB et les délais de réalisation des projets.

Le Digital Snack s’adresse en particulier aux responsables de conception et de la recherche et développement d’entreprises qui conçoivent ou fabriquent des produits nécessitant l’utilisation de mémoires à haute vitesse.

La participation est gratuite, mais il est nécessaire de s’inscrire.

En participant à cet évènement, vous ferez partie de la communauté de concepteurs électroniques la plus évoluée d’Europe et vous pourrez également profiter de promotions spéciales, de réductions et d’avantages réservés aux membres de la communauté.

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Celine WagnerProblèmes de mémoire ? Découvrez comment vérifier le fonctionnement des mémoires rapides en phase de conception