Static and Formal Analysis FPGA: téléchargez la présentation sur les dernières tendances

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Static and Formal Analysis of your Design

Cette présentation de Rachid Laaris examine tous les aspects qui ont aujourd’hui une grande influence sur la performance des activités de conception et de vérification dans le domaine FPGA.

La première partie du document traite du Static Design Checking, examinant les caractéristiques de l’environnement de conception HDL Designer, puis illustrant les différentes méthodes d’Automated Design Rule Checking.

La deuxième partie est consacrée à la Sequential Formal Analysis, expliquant les caractéristiques, les motivations et l’évolution dans le temps de la vérification formelle.

Les “Formal App” sont ensuite décrites, ce sont des outils dédiés à des défis spécifiques de vérification. Tout cela regroupé dans un document exhaustif et à jour sur la situation de l’art de la vérification FPGA.

Celine WagnerStatic and Formal Analysis FPGA: téléchargez la présentation sur les dernières tendances