ModelSIM

Simulation pour la conception de ASIC et FPGA

ModelSIM est un environnement de simulation réalisé par Mentor Graphics, qui permet de développer et de vérifier les langages de description de matériel (HDL) tels que Verilog, VHDL et SystemC. La simulation peut être effectuée en utilisant l’interface graphique (GUI) ou les scripts. La famille de simulateurs ModelSIM – qui naît de l’union entre la technologie de simulation à noyau unique (SKS, Single Kernel Simulator) et un environnement de débogage pour Verilog, VDHL et SystemC – représente le choix idéal aussi bien pour les ASIC que pour les FPGA.

Approfondir :

La structure opérationnelle et le flot d’utilisation de ModelSIM dans la vérification d’un projet :

Dans cette vidéo, un tutoriel de 47 minutes sur l’utilisation de ModelSIM (en anglais) :

Demande d’informations :

CadlogModelSIM