HDL

Pourquoi le Jumeau Numérique accélère la vérification FPGA

Static and Formal Analysis FPGA

Un document complet illustrant les dernières méthodes disponibles de nos jours.

Le concept de Jumeau Numérique (Digital Twin) dans la vérification FPGA applique un concept de plus en plus utilisé dans le secteur industriel, car la digitalisation s’étend à la fois à la conception mais aussi à la production. De nombreuses définitions de Jumeau Numérique ont été données, ceci est notamment dû au fait qu’il s’applique à n’importe quel contexte. Il peut être défini comme la réplique numérique d’une entité physique, pouvant même être vivante. Par exemple, grâce à la simulation de la dynamique thermo-fluide, des Jumeaux Numériques de parties du corps humain sont créés pour simuler leur comportement lorsque les conditions changent. Le Jumeau Numérique comble le fossé entre le monde physique et le monde virtuel grâce à l’échange de données entre les deux environnements. Lorsque nous parlons de Jumeau Numérique, nous faisons référence à une réplication numérique de ressources physiques potentielles et effectives (jumeau physique), qui peuvent être des processus, des personnes, des lieux, des systèmes et des dispositifs.

le Jumeau Numérique (Digital Twin) dans la production électronique

Le schéma de fonctionnement du Jumeau Numérique selon Siemens

Sur certains aspects, on pourrait dire qu’il ne s’agit pas d’un concept totalement nouveau, car la conception réalisée à l’aide d’outils numériques existe depuis l’existence de l’ordinateur, c’est-à-dire au moins trente ans. La différence est qu’aujourd’hui absolument tout peut être numérisé au sein d’un système. De plus, la connexion entre le monde physique et le monde virtuel est active continuellement, alimentée par des échanges d’informations à double sens. Pour donner un exemple qui parlera au plus grand nombre, la météorologie permet de créer des modèles virtuels de plus en plus sophistiqués de la réalité atmosphérique. Ces derniers, tout en permettant d’obtenir des prévisions de plus en plus fiables, sont constamment améliorés par les données collectées sur le terrain, grâce aux capteurs et à l’Internet of Things.

Le Jumeau Numérique dans la conception IC

Le concept de Jumeau Numérique s’applique aussi naturellement à la conception de semi-conducteurs (IC). Dans ce contexte, il a été défini comme une représentation numérique fidèle d’un produit ou d’un système en cours de développement, offrant une représentation fonctionnellement correcte, prévisible et reproductible du produit ou du système. Ceci permet d’effectuer des activités de vérification, d’analyse des performances et de validation du système (Frank Schirrmeister). Un point très intéressant est précisément l’application du même paradigme à tout un système. Si nous pensons à un avion, le Jumeau Numérique peut être appliqué à toutes les parties du système, à n’importe quelle échelle, depuis le semi-conducteur jusqu’à l’aérodynamique de l’avion.

L’échange de données entre réel et virtuel s’applique également au niveau des semi-conducteurs. Sur le plan conceptuel, le Jumeau Numérique intègre également des données sur le fonctionnement réel du système sur le terrain. De cette manière, les modèles sont améliorés et les stratégies opérationnelles sont adaptées. Le Jumeau Numérique apprend cela tout au long de son cycle de vie et transmet ces connaissances à son jumeau réel, selon Roland Jancke, de Fraunhofer IIS / EAS.

L’avantage du Jumeau Numérique réside dans le fait qu’il permet d’avoir une connaissance de la réalité qu’il serait impossible d’avoir dans le monde réel. C’est le cas par exemple des « capteurs virtuels », c’est-à-dire de l’application de sondes pour mesurer la température à l’intérieur d’un circuit intégré et ainsi simuler son comportement d’un point de vue technique. Il est possible de simuler différents aspects d’une puce, tels que la fonctionnalité, la mécanique, les températures ou encore la dynamique des fluides. De cette façon on peut prévoir le rendement en tenant compte de tous les aspects.

L’échelle dimensionnelle du circuit intégré le rend particulièrement adapté à l’adoption du Jumeau Numérique. Que vous ayez besoin de concevoir un système électronique, ou le logiciel de ce système comme par exemple un FPGA, il est beaucoup plus réaliste de simuler son comportement via une représentation virtuelle que de créer un prototype physique avec toutes les connexions dans un environnement réel. C’est pourquoi quelque chose d’analogue au Jumeau Numérique a toujours été présent dans la conception de circuits intégrés. Maintenant, avec des projets comprenant des milliards de transistors, cela est devenu inévitable.

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Le Jumeau Numérique dans la conception et la vérification FPGA

Dans l’industrie automobile, l’application du Jumeau Numérique au niveau du système a toujours été présente. Dans le secteur automobile il existe une corrélation étroite, à tous les niveaux, entre les pièces mécaniques et électroniques. Le logiciel vous permet de gérer le Jumeau Numérique mécanique et celui électronique. L’approche adoptée aujourd’hui par l’industrie automobile doit beaucoup aux méthodes adoptées pour la conception de circuits intégrés.

Le défi pour la conception de FPGA consiste à opérer au niveau d’abstraction le plus approprié. Pour obtenir des simulations de comportements fiables dans le monde réel, tous les détails présentés doivent être précis et fiables, ce qui n’est pas toujours possible. Par exemple, si nous parlons d’émulation hybride qui rassemble le modèle RTL s’exécutant sur la boîte d’émulation et fonctionne en parallèle avec un prototype virtuel, nous avons des niveaux d’abstraction très différents. Le prototype virtuel et le modèle RTL ont des vitesses d’exécution très différentes.

Les applications les plus intéressantes du Jumeau Numérique concernent le développement de nouvelles fonctionnalités, plutôt que l’amélioration de celles existantes. Selon Joe Sawicki, vice-président exécutif de Mentor IC EDA, « Si vous construisez une puce réseau, vous pouvez exécuter des packages toute la journée. C’est facile, dans l’environnement de vérification numérique. Même chose pour un CPU. Je peux démarrer un système d’exploitation, exécuter des applications et c’est assez. Mais lorsque nous traitons quelque chose qui va à l’encontre d’un réseau de LiDAR, comme avec certains capteurs fonctionnant à côté d’un système de freinage, c’est là que l’intérêt du Jumeau Numérique prend tout son sens, car il permet une vérification plus importante. Nous nous demandons s’il est ainsi possible d’identifier des problèmes qui ne pourraient autrement pas être résolus. Beaucoup de concepteurs misent sur cet aspect ».

Nous parlons de quantités de données qu’il ne serait même pas concevable de prendre en compte sur le plan physique. Le Jumeau Digital permet tout cela. L’étendue des simulations qu’il est possible de réaliser aujourd’hui est telle qu’elle échappe à la compréhension de l’être humain. Mais, pièce par pièce, il est possible de simuler toutes les situations qui pourraient entraîner des pannes ou des dysfonctionnements dans le monde réel, ce qui est idéal pour les entreprises.

Les instruments de Mentor pour la vérification FPGA

Le concept de Jumeau Numérique, qui était déjà potentiellement présent dans l’offre d’outils de vérification FPGA de Mentor, est désormais pleinement appliqué depuis que la société fait partie de Siemens. En raison de la complexité croissante des projets FPGA, les technologies de vérification requises sont nettement plus avancées, améliorant le débogage des FPGA, fournissant une couverture de code et améliorant la vitesse de vérification.

L’évolution des fonctionnalités du FPGA a conduit à la création de solutions FPGA incluant l’intégration d’adresses IP tierces, de DSP et de processeurs multiples, tous connectés via des protocoles de bus à haute vitesse avancés. Tout cela se traduit par une offre d’outils de vérification FPGA, basés sur le concept de Jumeau Numérique et aidant les concepteurs à obtenir plus rapidement des produits de haute qualité.

L’offre Siemens Mentor pour la vérification FPGA comprend trois familles d’outils :

  1. ModelSim
    L’environnement de simulation et de débogage unifié et facile à utiliser de ModelSim offre aux concepteurs de FPGA d’aujourd’hui des fonctionnalités avancées dans un environnement de travail productif
  2. Mentor Verification IP Vérification immédiate pour les projets FPGA axés sur l’IP, avec des environnements de vérification normalisés pour les protocoles standard, tels que les modèles ARM, AMBA, AXI, PCIe, mémoire / Ethernet (DRAM Flash)
  3. Questa® Advanced Simulator
    Le simulateur avancé Questa® combine une simulation de performances et de capacités avec des fonctionnalités avancées de débogage unifiées et de couverture fonctionnelle pour la prise en charge native la plus complète du Verilog, SystemVerilog, VHDL, SystemC, SVA, UPF et UVM.

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Challenges and Trends in the IC Verification Era

Challenges and Trends in the IC Verification EraUn aperçu complet des outils de la famille Questa dédiés à la vérification et destinés à améliorer la productivité des activités de vérification et à optimiser les ressources utilisées.

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Celine WagnerPourquoi le Jumeau Numérique accélère la vérification FPGA

Les dernières tendances en matière de conception de circuits intégrés / ASIC : la vérification est un facteur clé réussite de plus en plus important

La « Functional Verification Study » est une enquête réalisée périodiquement par le groupe de recherche Wilson, qui permet de se faire une idée des tendances en matière de conception de FPGA et d’ASIC. Voici les principaux résultats de la dernière édition (2018) concernant la conception IC / ASIC. Analyser ces résultats peut être très utile pour les concepteurs voulant être au courant des dernières tendances du marché.

Changements dans la taille des projets de IC / ASIC

L’une des tendances qui ressort des études de cette année est l’augmentation continue du nombre de projets travaillant sur des designs de moins de 100k portes. Cela s’explique par l’augmentation du nombre de projets travaillant sur des chips de capteurs de dispositifs IoT et automobiles plus petits. Le nombre de projets de conceptions inférieurs à 500k portes est passé de 18% en 2014 à 29% en 2018. 33% des projets de conception travaillent sur des conceptions de plus de 40 millions de portes, tandis que 31% des projets travaillent sur des conceptions allant de 1 à 40 millions de portes.

Selon cette étude, l’augmentation de la taille du design n’est que l’une des dimensions du défi de cette complexité croissante. L’émergence de nouveaux niveaux d’exigences en matière de conception, qui n’existaient pas il y a quelques années, a eu un impact important sur la conception et la complexité de la vérification des IC/ASIC. L’on retrouve par exemple les exigences de clock, les exigences de sécurité et les exigences associées aux interactions matériel-logiciel.

Ce qui a changé considérablement est le passage radical à la classe de conceptions SoC (System-on-a-Chip). En 2004, 52% des projets de conception travaillaient sur des conceptions contenant un ou plusieurs processeurs intégrés, en 2018 ils sont passés à 66%. Une autre tendance intéressante est l’augmentation du nombre de processus intégrés dans un seul SoC. Les conceptions de catégorie SoC passent à un niveau de complexité de vérification qui n’existait pas avec les conceptions de catégories traditionnelles. De plus, il n’est pas rare de trouver une centaine de blocs IP intégrés dans les SoC plus avancés. Bon nombre de ces blocs IP ont leurs propres exigences en matière de synchronisation, ce qui pose souvent des problèmes de vérification supplémentaires.

Numero di domini di clock asincroni nei progetti IC/ASIC

Nombre de domaines d'horloge asynchronisés dans les projets IC / ASI

L’un des plus grands défis concernant la vérification des problèmes liés au Clock Domain Crossing (CDC) est qu’il existe une classe de problèmes de métastabilité qui ne peuvent pas être démontrés dans la simulation sur un modèle RTL. La simulation de ces problèmes nécessite un modèle au niveau de la gate avec le timing, qui n’est souvent pas disponible dès le début du flux de conception. Toutefois les outils de vérification statique CDC sont des solutions permettant d’identifier automatiquement les problèmes de domaine d’Horloge directement sur un modèle RTL lors des premières étapes du processus de conception.

IC/ASIC Design critique pour la sécurité

De nombreuses initiatives (environ 60%) incluent des fonctionnalités de sécurité dans leurs projets IC / ASIC. Ces modules de sécurité peuvent être des modules hardwares pour la sécurité (par exemple un contrôleur de sécurité) conçus pour stocker en toute sécurité des données sensibles, telles que des clés cryptographiques, des clés de gestion des droits numériques (GDN), des mots de passe et des données de référence biométriques. De telles fonctionnalités de sécurité ajoutent des exigences et une complexité supplémentaire au processus de vérification.

Un autre exemple d’exigence accroissant la complexité sont les projets critiques pour la sécurité. Il y a eu une augmentation du nombre de projets IC / ASIC relevant d’une ou plusieurs normes ou directives pour les processus de développement critiques pour la sécurité. Pour ces projets, le tableau suivant montre la répartition spécifique des différentes normes.

Standard di sviluppo critici per la sicurezza utilizzati nei progetti IC / ASIC

Standards de développement critiques pour la sécurité utilisés dans les projets IC/ASIC

Temps passé sur la vérification

Le temps total moyen de vérification dans un projet en 2018 était de 53%, ce qui n’a pas changé énormément depuis 2012, malgré l’augmentation de la taille et de la complexité des projets. Mais l’un des plus grands défis dans le design et la vérification aujourd’hui est de trouver des solutions afin d’augmenter la productivité et de contrôler l’effectif des ingénieurs. Le fait est qu’en moyenne, les ingénieurs de vérification travaillant sur un projet sont plus nombreux que les ingénieurs de conception. Le graphique suivant montre l’évolution de la situation depuis 2007.

Numero medio di ingegneri per progetto IC / ASIC

Nombre moyen d’ingénieurs par projet IC/ASIC

Une autre façon de comprendre l’impact des effectifs du projet est de calculer le taux de croissance annuel composé (CAGR) pour les ingénieurs de conception et de vérification travaillant sur ces projets. Entre 2017 et 2014 l’industrie a connu un CAGR de 3.8% pour les ingénieurs de conception et un CAGR impressionnant de 12.6% pour les ingénieurs en vérification. On atteint finalement une relation one-to-one en termes de nombre maximum moyen d’ingénieurs de conception et d’ingénieurs de vérification. Mais les ingénieurs de vérification ne sont pas les seuls acteurs impliqués dans le processus de vérification. Les ingénieurs de conception eux aussi consacrent beaucoup de temps à ce type d’activité. Le temps qu’ils consacrent à la vérification est passé de 47% en 2014 à 54% en 2018.

En regardant de plus près nous pouvons voir comment est réparti le temps de travail des ingénieurs de vérification. L’étude révèle que l’activité sur laquelle ils passent le plus de temps est le débogage, comme l’on peut le voir ci-dessous.

In che modo gli ingegneri specializzati nella verifica impiegano il proprio tempo

Comment est réparti le temps de travail des ingénieurs de vérification IC/ASIC

Tendances liées à l’adoption des langages et des bibliothèques IC / ASIC

Le graphique ci-dessous présente les tendances globales liées à l’adoption des différents langage utilisés pour créer des projets RTL, dans tous les segments de marché et dans toutes les régions du monde. Nous pouvons observer un intérêt croissant pour le langage SystemVerilog pour la création de code RTL. Il n’est pas rare que les projets IC / ASIC utilisent plusieurs langages lors de la construction de leurs testbenches. Cette pratique est souvent due au code hérité et à l’IP de vérification achetée. C’est pour cette raison que la somme des résultats dans le graphique est supérieure à 100%.

Linguaggi IC / ASIC utilizzati per i progetti RTL

Langages IC/ASIC utilisés pour les conceptions RTL

Si nous prenons en compte les tendances d’adoption des langages utilisés pour créer les testbenches IC/ASIC, nous remarquons que les pourcentages d’adoption pour toutes les langues sont en baisse ou stables. Cependant, l’adoption de SystemVerilog est toujours stabilisée par rapport à la seconde moitié des années 1970, car la plupart des projets IC / ASIC sont dons un stade avancé de leurs processus de simulation pour la vérification de la propriété intellectuelle et des sous-systèmes.

Linguaggi IC / ASIC utilizzati per la verifica (testbench)

Langages IC/ASIC utilisés pour la vérification (testbench)

Un autre aspect intéressant est la tendance du secteur IC / ASIC à adopter différents langages d’assertions. Encore une fois, les assertions SystemVerilog (SVA) semblent avoir atteint un niveau saturé ou stabilisé. Ceci n’est qu’une autre indication de la maturité du secteur, qui a adopté des processus standard pour la vérification de la propriété intellectuelle et du sous-système.

Adozione dei linguaggi di asserzione in ambito IC/ASIC

Adoption du language d’assertion dans le secteur IC/ASIC

Tendances pour les ASIC/IC à basse tension

Aujourd’hui, environ 71% des projets gèrent activement l’alimentation avec une grande variété de techniques, allant du simple clock-gating aux schémas complexes de gestion de l’alimentation contrôlés par des hyperviseurs / Système d’exploitation. Cette tendance est sensiblement inchangée par rapport à l’étude de 2014. Le graphique suivant montre les différents aspects de la gestion de l’alimentation que les concepteurs doivent vérifier. Les données suggèrent que, depuis 2012, de nombreux projets sont passés à des systèmes de gestion de l’alimentation plus complexes, impliquant un contrôle logiciel. Cela ajoute un nouveau niveau de complexité aux problèmes de vérification d’un projet, car ces planifications plus complexes de gestion de l’alimentation nécessitent souvent une émulation pour que la vérification soit complète.

Aspetti del progetto IC/ASIC relativi alla gestione dell'alimentazione che vengono verificati

Aspects de la gestion de l’alimentation vérifiés dans les projets IC/ASIC

Résultats de la vérification ASIC / IC

L’étude a par ailleurs révélé des informations sur les délais d’exécution de la conception par rapport aux délais prévus. Au cours de la dernière année, 69% des projets ont été achevés en retard, contre 67% en 2012. Le respect des délais initialement prévus reste donc un défi pour la majeure partie du secteur.
D’autres résultats de l’étude qui méritent d’être mentionnés sont liés au nombre des itérations nécessaires entre le début du projet et la production finale. Le graphique suivant montre cette tendance entre 2012 et 2018. Les données suggèrent que le succès de réalisation de la première puce est en train de se dégrader, alors que la deuxième version s’est améliorée.

Numero di spin richiesti

Figure 9 – Nombres de spins nécessaires

Conclusions

Comme dans l’étude de 2014, le rapport s’achève par l’observation non intuitive selon laquelle plus le projet est petit, moins il est susceptible de réussir au premier silicium. Ceci est probablement dû au fait que les processus de vérification des projets plus petits sont généralement moins avancés, en plus de la présence d’un pourcentage plus élevé de conception analogique.

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FPGA Verification: Leonardo choisit Questa et accélère les temps de développement

Mentor, une entreprise de Siemens, a annoncé aujourd’hui que Leonardo avait accéléré son cycle de conception de FPGA (Field Programmable Gate Array), en utilisant des techniques de vérification avancées rendues possibles par la solution de vérification Questa ™.

Leonardo fait partie des dix principaux acteurs mondiaux de l’aérospatiale, de la défense et de la sécurité. Questa de Mentor fournit une solution de vérification complète et optimale dans l’industrie pour la conception et la vérification de circuits intégrés (IC).

Leonardo utilise la solution de vérification Questa SystemVerilog de Mentor, appliquant l’environnement complet de vérification UVM (Universal Verification Methodology) et Questa Verification IP (QVIP) à la conception, la vérification et la validation (V & V) d’interfaces avioniques extrêmement complexes. Les résultats obtenus à ce jour indiquent une accélération des phases de conception, de V & V et d’intégration du système d’un produit clé.

L’intégration de l’environnement complet de vérification (Framework UVM), de QVIP et de Verification Run Manager dans un environnement logiciel Jenkins a permis de tirer davantage parti de la boîte à outils, en permettant la re-vérification automatisée des conceptions, post-modification.

Les systèmes de radar à balayage électronique contiennent une multitude d’unités de traitement centrales (CPU) et de FPGA, répartis sur plusieurs sous-systèmes, les FPGA mettant en œuvre des fonctions de contrôle, de traitement du signal numérique (DSP) et de communication. « Concevoir un système complexe comme celui-ci est une tâche ardue, en particulier si vous prenez en compte le calendrier serré exigé par le marché en constante évolution», a déclaré Iain Wildgoose, vice-président de l’ingénierie, du radar et du ciblage avancé de la division Systèmes aéroportés et spatiaux de Leonardo . « La réutilisation et l’évolutivité fournies par le Framework UVM et QVIP, associées au soutien du processus d’adoption fourni par les consultants Mentor et les ingénieurs d’application, ont été des éléments clés pour une conception et une intégration réussies.»

A quoi sert Questa Verification IP

Mentor Questa Verification IP (QVIP) fournit une bibliothèque d’utilisations de vérification IP facile à utiliser pour plus de 40 protocoles standard et 1700 périphériques de mémoire. QVIP comprend des contrôleurs (checkers) et une couverture, ainsi qu’un ensemble complet de séquences de stimulus pour les protocoles. L’adoption de QVIP IP pour les interfaces standard a permis à Leonardo de se concentrer sur les spécificités uniques de la conception de la société. QVIP et le framework UVM – un ensemble de classes de base superposées à UVM – ont permis à Leonardo d’augmenter considérablement la couverture de code en peu de temps.

Avec la structure UVM de Mentor, le temps de création du banc d’essai (test bench) est réduit, de même que l’interprétation des résultats du banc d’essai, par abstraction de cette tâche à un niveau supérieur. Leonardo a pu déployer Questa sur plusieurs projets pour accélérer le développement de bancs d’essai et atteindre l’objectif de couverture. Après ces premiers succès, Leonardo déploie maintenant le Framework UVM dans d’autres projets de l’entreprise.

«Les conceptions FPGA de plus en plus complexes exigent des solutions de vérification réutilisables et évolutives qui accélèrent le développement et améliorent la qualité globale», a déclaré Ravi Subramanian, vice-président et directeur général de la division Solutions de vérification IC chez Mentor. «La solution Questa, associée au framework UVM et à QVIP, réduit le temps de développement des bancs d’essais et des VIP en générant automatiquement des bancs d’essai pour les projets. Nos ingénieurs d’applications, nos consultants et nos ressources en ligne, leaders du secteur, facilitent l’adoption de ces techniques, qui porteront leurs fruits pour de nombreux projets à venir. ”

Télécharger la présentation de Rachid Laaris sur le Safety Critical FPGA Flow:

Safety Critical FPGA Flow

Safety Critical FPGA Flow

Résumé de la présentation de Rachid Laaris: Introduction to Safety Standards; Requirements Management and Tracing; Static Design Checking; Equivalence Checking.

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CadlogFPGA Verification: Leonardo choisit Questa et accélère les temps de développement

Comment utiliser l’évaluation basée sur l’assertion (ABV) pour la conception de FPGA

L’effort de conception pour les ASIC et les FPGA complexes a pu évoluer linéairement en augmentant la réutilisation de la conception et en adoptant une structure de conception basée sur une plate-forme bien architecturée. Malheureusement, la vérification fonctionnelle n’a pas bénéficié directement de cette approche. Une façon de répondre à la complexité accrue de la conception consiste à compléter les méthodes de vérification fonctionnelles traditionnelles par une vérification basée sur l’assertion (ABV). Aujourd’hui, la vérification basée sur l’assertion (ABV) a été appliquée avec succès à de multiples niveaux d’abstraction de conception et de vérification, depuis des assertions de haut niveau dans des tests de niveau transaction jusqu’aux assertions de synthèse implémentées dans le matériel.

Avec l’avènement des langages d’assertion standardisés et des bibliothèques d’assertions, l’industrie a récemment connue un intérêt accru pour l’adoption de techniques basées sur les assertions. En aidant les équipes de projets à déployer une vérification basée sur les assertions (ABV), nous avons observé un certain nombre de mythes, de malentendus et d’erreurs coûteuses.

Le testbench dans la vérification basée sur les assertions (ABV)

Dans les flux traditionnels, l’ingénieur vérifie la mise en œuvre de la conception par rapport à ses exigences en utilisant une approche de test en « black-box ». Cela signifie que l’ingénieur crée un modèle à l’aide d’un langage de description matériel puis crée un testbench instanciant une copie du modèle ou Design Under Test (DUT). Le testbench lit un fichier vectoriel en entrée et applique les vecteurs cycle par cycle. Ensuite, il compare les résultats de sortie du DUT avec un modèle de référence. La spécification définit les valeurs légales ou les séquences de valeurs autorisées par les ports d’entrée et de sortie du DUT.

Test-bench

Test-bench

Le problème rencontré lors de l’utilisation d’une approche « black-box » est que le DUT peut présenter un comportement interne incorrect, tel qu’une machine à états finis violant sa propriété de code Gray, mais toujours afficher une réponse de sortie appropriée. Dans ce cas, une erreur de conception existe mais elle ne sera pas détectée car elle n’est pas directement observable sur les ports de sortie. Cela peut être dû à l’ensemble actuel de stimulus, qui, lorsqu’il est appliqué au DUT, empêche la propagation de la valeur du problème interne vers un port de sortie. Avec un ensemble différent de stimulus d’entrée ou continuer à exécuter la simulation sur plusieurs cycles d’horloges, l’erreur interne peut être observable. Cependant, la validation de toutes les propriétés internes d’une conception à l’aide de techniques de test en « black-box » n’est pas pratique lorsque la taille de celle-ci devient conséquente.

D’un autre côté, ce que nous appelons test en approche « white-box » peut être implémenté pour valider les propriétés d’une conception. Cette technique ajoute des assertions qui surveillent les points internes dans le DUT et il en résulte une augmentation du comportement observable pendant les tests.

Le document “FPGA Verification with Assertions: Why Bother?” de Mentor fournit une approche pratique, facile et permet, étape par étape, de vous aiguiller sur la façon d’utiliser les assertions dans votre code RTL.

Téléchargez maintenant le livre blanc avec un résumé en français:

FPGA Verification with Assertions: Why Bother?

Le papier blanc vérifie FPGALe livre blanc de Mentor et Cadlog explique le rôle de plus en plus important joué par la vérification basée sur l’assertion (ABV) pour la conception de FPGA, ce qui est particulièrement important pour les projets FPGA et ASIC plus complexes.

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