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Les dernières tendances en matière de conception de circuits intégrés / ASIC : la vérification est un facteur clé réussite de plus en plus important

by Cadlog on 10 mai 2019

La « Functional Verification Study » est une enquête réalisée périodiquement par le groupe de recherche Wilson, qui permet de se faire une idée des tendances en matière de conception de FPGA et d’ASIC. Voici les principaux résultats de la dernière édition (2018) concernant la conception IC / ASIC. Analyser ces résultats peut être très utile pour les concepteurs voulant être au courant des dernières tendances du marché.

Changements dans la taille des projets de IC / ASIC

L’une des tendances qui ressort des études de cette année est l’augmentation continue du nombre de projets travaillant sur des designs de moins de 100k portes. Cela s’explique par l’augmentation du nombre de projets travaillant sur des chips de capteurs de dispositifs IoT et automobiles plus petits. Le nombre de projets de conceptions inférieurs à 500k portes est passé de 18% en 2014 à 29% en 2018. 33% des projets de conception travaillent sur des conceptions de plus de 40 millions de portes, tandis que 31% des projets travaillent sur des conceptions allant de 1 à 40 millions de portes.

Selon cette étude, l’augmentation de la taille du design n’est que l’une des dimensions du défi de cette complexité croissante. L’émergence de nouveaux niveaux d’exigences en matière de conception, qui n’existaient pas il y a quelques années, a eu un impact important sur la conception et la complexité de la vérification des IC/ASIC. L’on retrouve par exemple les exigences de clock, les exigences de sécurité et les exigences associées aux interactions matériel-logiciel.

Ce qui a changé considérablement est le passage radical à la classe de conceptions SoC (System-on-a-Chip). En 2004, 52% des projets de conception travaillaient sur des conceptions contenant un ou plusieurs processeurs intégrés, en 2018 ils sont passés à 66%. Une autre tendance intéressante est l’augmentation du nombre de processus intégrés dans un seul SoC. Les conceptions de catégorie SoC passent à un niveau de complexité de vérification qui n’existait pas avec les conceptions de catégories traditionnelles. De plus, il n’est pas rare de trouver une centaine de blocs IP intégrés dans les SoC plus avancés. Bon nombre de ces blocs IP ont leurs propres exigences en matière de synchronisation, ce qui pose souvent des problèmes de vérification supplémentaires.

Numero di domini di clock asincroni nei progetti IC/ASIC

Nombre de domaines d'horloge asynchronisés dans les projets IC / ASI

L’un des plus grands défis concernant la vérification des problèmes liés au Clock Domain Crossing (CDC) est qu’il existe une classe de problèmes de métastabilité qui ne peuvent pas être démontrés dans la simulation sur un modèle RTL. La simulation de ces problèmes nécessite un modèle au niveau de la gate avec le timing, qui n’est souvent pas disponible dès le début du flux de conception. Toutefois les outils de vérification statique CDC sont des solutions permettant d’identifier automatiquement les problèmes de domaine d’Horloge directement sur un modèle RTL lors des premières étapes du processus de conception.

IC/ASIC Design critique pour la sécurité

De nombreuses initiatives (environ 60%) incluent des fonctionnalités de sécurité dans leurs projets IC / ASIC. Ces modules de sécurité peuvent être des modules hardwares pour la sécurité (par exemple un contrôleur de sécurité) conçus pour stocker en toute sécurité des données sensibles, telles que des clés cryptographiques, des clés de gestion des droits numériques (GDN), des mots de passe et des données de référence biométriques. De telles fonctionnalités de sécurité ajoutent des exigences et une complexité supplémentaire au processus de vérification.

Un autre exemple d’exigence accroissant la complexité sont les projets critiques pour la sécurité. Il y a eu une augmentation du nombre de projets IC / ASIC relevant d’une ou plusieurs normes ou directives pour les processus de développement critiques pour la sécurité. Pour ces projets, le tableau suivant montre la répartition spécifique des différentes normes.

Standard di sviluppo critici per la sicurezza utilizzati nei progetti IC / ASIC

Standards de développement critiques pour la sécurité utilisés dans les projets IC/ASIC

Temps passé sur la vérification

Le temps total moyen de vérification dans un projet en 2018 était de 53%, ce qui n’a pas changé énormément depuis 2012, malgré l’augmentation de la taille et de la complexité des projets. Mais l’un des plus grands défis dans le design et la vérification aujourd’hui est de trouver des solutions afin d’augmenter la productivité et de contrôler l’effectif des ingénieurs. Le fait est qu’en moyenne, les ingénieurs de vérification travaillant sur un projet sont plus nombreux que les ingénieurs de conception. Le graphique suivant montre l’évolution de la situation depuis 2007.

Numero medio di ingegneri per progetto IC / ASIC

Nombre moyen d’ingénieurs par projet IC/ASIC

Une autre façon de comprendre l’impact des effectifs du projet est de calculer le taux de croissance annuel composé (CAGR) pour les ingénieurs de conception et de vérification travaillant sur ces projets. Entre 2017 et 2014 l’industrie a connu un CAGR de 3.8% pour les ingénieurs de conception et un CAGR impressionnant de 12.6% pour les ingénieurs en vérification. On atteint finalement une relation one-to-one en termes de nombre maximum moyen d’ingénieurs de conception et d’ingénieurs de vérification. Mais les ingénieurs de vérification ne sont pas les seuls acteurs impliqués dans le processus de vérification. Les ingénieurs de conception eux aussi consacrent beaucoup de temps à ce type d’activité. Le temps qu’ils consacrent à la vérification est passé de 47% en 2014 à 54% en 2018.

En regardant de plus près nous pouvons voir comment est réparti le temps de travail des ingénieurs de vérification. L’étude révèle que l’activité sur laquelle ils passent le plus de temps est le débogage, comme l’on peut le voir ci-dessous.

In che modo gli ingegneri specializzati nella verifica impiegano il proprio tempo

Comment est réparti le temps de travail des ingénieurs de vérification IC/ASIC

Tendances liées à l’adoption des langages et des bibliothèques IC / ASIC

Le graphique ci-dessous présente les tendances globales liées à l’adoption des différents langage utilisés pour créer des projets RTL, dans tous les segments de marché et dans toutes les régions du monde. Nous pouvons observer un intérêt croissant pour le langage SystemVerilog pour la création de code RTL. Il n’est pas rare que les projets IC / ASIC utilisent plusieurs langages lors de la construction de leurs testbenches. Cette pratique est souvent due au code hérité et à l’IP de vérification achetée. C’est pour cette raison que la somme des résultats dans le graphique est supérieure à 100%.

Linguaggi IC / ASIC utilizzati per i progetti RTL

Langages IC/ASIC utilisés pour les conceptions RTL

Si nous prenons en compte les tendances d’adoption des langages utilisés pour créer les testbenches IC/ASIC, nous remarquons que les pourcentages d’adoption pour toutes les langues sont en baisse ou stables. Cependant, l’adoption de SystemVerilog est toujours stabilisée par rapport à la seconde moitié des années 1970, car la plupart des projets IC / ASIC sont dons un stade avancé de leurs processus de simulation pour la vérification de la propriété intellectuelle et des sous-systèmes.

Linguaggi IC / ASIC utilizzati per la verifica (testbench)

Langages IC/ASIC utilisés pour la vérification (testbench)

Un autre aspect intéressant est la tendance du secteur IC / ASIC à adopter différents langages d’assertions. Encore une fois, les assertions SystemVerilog (SVA) semblent avoir atteint un niveau saturé ou stabilisé. Ceci n’est qu’une autre indication de la maturité du secteur, qui a adopté des processus standard pour la vérification de la propriété intellectuelle et du sous-système.

Adozione dei linguaggi di asserzione in ambito IC/ASIC

Adoption du language d’assertion dans le secteur IC/ASIC

Tendances pour les ASIC/IC à basse tension

Aujourd’hui, environ 71% des projets gèrent activement l’alimentation avec une grande variété de techniques, allant du simple clock-gating aux schémas complexes de gestion de l’alimentation contrôlés par des hyperviseurs / Système d’exploitation. Cette tendance est sensiblement inchangée par rapport à l’étude de 2014. Le graphique suivant montre les différents aspects de la gestion de l’alimentation que les concepteurs doivent vérifier. Les données suggèrent que, depuis 2012, de nombreux projets sont passés à des systèmes de gestion de l’alimentation plus complexes, impliquant un contrôle logiciel. Cela ajoute un nouveau niveau de complexité aux problèmes de vérification d’un projet, car ces planifications plus complexes de gestion de l’alimentation nécessitent souvent une émulation pour que la vérification soit complète.

Aspetti del progetto IC/ASIC relativi alla gestione dell'alimentazione che vengono verificati

Aspects de la gestion de l’alimentation vérifiés dans les projets IC/ASIC

Résultats de la vérification ASIC / IC

L’étude a par ailleurs révélé des informations sur les délais d’exécution de la conception par rapport aux délais prévus. Au cours de la dernière année, 69% des projets ont été achevés en retard, contre 67% en 2012. Le respect des délais initialement prévus reste donc un défi pour la majeure partie du secteur.
D’autres résultats de l’étude qui méritent d’être mentionnés sont liés au nombre des itérations nécessaires entre le début du projet et la production finale. Le graphique suivant montre cette tendance entre 2012 et 2018. Les données suggèrent que le succès de réalisation de la première puce est en train de se dégrader, alors que la deuxième version s’est améliorée.

Numero di spin richiesti

Figure 9 – Nombres de spins nécessaires

Conclusions

Comme dans l’étude de 2014, le rapport s’achève par l’observation non intuitive selon laquelle plus le projet est petit, moins il est susceptible de réussir au premier silicium. Ceci est probablement dû au fait que les processus de vérification des projets plus petits sont généralement moins avancés, en plus de la présence d’un pourcentage plus élevé de conception analogique.

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