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FPGA Verification: Leonardo choisit Questa et accélère les temps de développement

on 14 novembre 2018

Mentor, une entreprise de Siemens, a annoncé aujourd’hui que Leonardo avait accéléré son cycle de conception de FPGA (Field Programmable Gate Array), en utilisant des techniques de vérification avancées rendues possibles par la solution de vérification Questa ™.

Leonardo fait partie des dix principaux acteurs mondiaux de l’aérospatiale, de la défense et de la sécurité. Questa de Mentor fournit une solution de vérification complète et optimale dans l’industrie pour la conception et la vérification de circuits intégrés (IC).

Leonardo utilise la solution de vérification Questa SystemVerilog de Mentor, appliquant l’environnement complet de vérification UVM (Universal Verification Methodology) et Questa Verification IP (QVIP) à la conception, la vérification et la validation (V & V) d’interfaces avioniques extrêmement complexes. Les résultats obtenus à ce jour indiquent une accélération des phases de conception, de V & V et d’intégration du système d’un produit clé.

L’intégration de l’environnement complet de vérification (Framework UVM), de QVIP et de Verification Run Manager dans un environnement logiciel Jenkins a permis de tirer davantage parti de la boîte à outils, en permettant la re-vérification automatisée des conceptions, post-modification.

Les systèmes de radar à balayage électronique contiennent une multitude d’unités de traitement centrales (CPU) et de FPGA, répartis sur plusieurs sous-systèmes, les FPGA mettant en œuvre des fonctions de contrôle, de traitement du signal numérique (DSP) et de communication. « Concevoir un système complexe comme celui-ci est une tâche ardue, en particulier si vous prenez en compte le calendrier serré exigé par le marché en constante évolution», a déclaré Iain Wildgoose, vice-président de l’ingénierie, du radar et du ciblage avancé de la division Systèmes aéroportés et spatiaux de Leonardo . « La réutilisation et l’évolutivité fournies par le Framework UVM et QVIP, associées au soutien du processus d’adoption fourni par les consultants Mentor et les ingénieurs d’application, ont été des éléments clés pour une conception et une intégration réussies.»

A quoi sert Questa Verification IP

Mentor Questa Verification IP (QVIP) fournit une bibliothèque d’utilisations de vérification IP facile à utiliser pour plus de 40 protocoles standard et 1700 périphériques de mémoire. QVIP comprend des contrôleurs (checkers) et une couverture, ainsi qu’un ensemble complet de séquences de stimulus pour les protocoles. L’adoption de QVIP IP pour les interfaces standard a permis à Leonardo de se concentrer sur les spécificités uniques de la conception de la société. QVIP et le framework UVM – un ensemble de classes de base superposées à UVM – ont permis à Leonardo d’augmenter considérablement la couverture de code en peu de temps.

Avec la structure UVM de Mentor, le temps de création du banc d’essai (test bench) est réduit, de même que l’interprétation des résultats du banc d’essai, par abstraction de cette tâche à un niveau supérieur. Leonardo a pu déployer Questa sur plusieurs projets pour accélérer le développement de bancs d’essai et atteindre l’objectif de couverture. Après ces premiers succès, Leonardo déploie maintenant le Framework UVM dans d’autres projets de l’entreprise.

«Les conceptions FPGA de plus en plus complexes exigent des solutions de vérification réutilisables et évolutives qui accélèrent le développement et améliorent la qualité globale», a déclaré Ravi Subramanian, vice-président et directeur général de la division Solutions de vérification IC chez Mentor. «La solution Questa, associée au framework UVM et à QVIP, réduit le temps de développement des bancs d’essais et des VIP en générant automatiquement des bancs d’essai pour les projets. Nos ingénieurs d’applications, nos consultants et nos ressources en ligne, leaders du secteur, facilitent l’adoption de ces techniques, qui porteront leurs fruits pour de nombreux projets à venir. ”

Télécharger la présentation de Rachid Laaris sur le Safety Critical FPGA Flow:

Safety Critical FPGA Flow

Safety Critical FPGA Flow

Résumé de la présentation de Rachid Laaris: Introduction to Safety Standards; Requirements Management and Tracing; Static Design Checking; Equivalence Checking.

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