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Comment utiliser l’évaluation basée sur l’assertion (ABV) pour la conception de FPGA

on 22 février 2018

L’effort de conception pour les ASIC et les FPGA complexes a pu évoluer linéairement en augmentant la réutilisation de la conception et en adoptant une structure de conception basée sur une plate-forme bien architecturée. Malheureusement, la vérification fonctionnelle n’a pas bénéficié directement de cette approche. Une façon de répondre à la complexité accrue de la conception consiste à compléter les méthodes de vérification fonctionnelles traditionnelles par une vérification basée sur l’assertion (ABV). Aujourd’hui, la vérification basée sur l’assertion (ABV) a été appliquée avec succès à de multiples niveaux d’abstraction de conception et de vérification, depuis des assertions de haut niveau dans des tests de niveau transaction jusqu’aux assertions de synthèse implémentées dans le matériel.

Avec l’avènement des langages d’assertion standardisés et des bibliothèques d’assertions, l’industrie a récemment connue un intérêt accru pour l’adoption de techniques basées sur les assertions. En aidant les équipes de projets à déployer une vérification basée sur les assertions (ABV), nous avons observé un certain nombre de mythes, de malentendus et d’erreurs coûteuses.

Le testbench dans la vérification basée sur les assertions (ABV)

Dans les flux traditionnels, l’ingénieur vérifie la mise en œuvre de la conception par rapport à ses exigences en utilisant une approche de test en « black-box ». Cela signifie que l’ingénieur crée un modèle à l’aide d’un langage de description matériel puis crée un testbench instanciant une copie du modèle ou Design Under Test (DUT). Le testbench lit un fichier vectoriel en entrée et applique les vecteurs cycle par cycle. Ensuite, il compare les résultats de sortie du DUT avec un modèle de référence. La spécification définit les valeurs légales ou les séquences de valeurs autorisées par les ports d’entrée et de sortie du DUT.

Test-bench

Test-bench

Le problème rencontré lors de l’utilisation d’une approche « black-box » est que le DUT peut présenter un comportement interne incorrect, tel qu’une machine à états finis violant sa propriété de code Gray, mais toujours afficher une réponse de sortie appropriée. Dans ce cas, une erreur de conception existe mais elle ne sera pas détectée car elle n’est pas directement observable sur les ports de sortie. Cela peut être dû à l’ensemble actuel de stimulus, qui, lorsqu’il est appliqué au DUT, empêche la propagation de la valeur du problème interne vers un port de sortie. Avec un ensemble différent de stimulus d’entrée ou continuer à exécuter la simulation sur plusieurs cycles d’horloges, l’erreur interne peut être observable. Cependant, la validation de toutes les propriétés internes d’une conception à l’aide de techniques de test en « black-box » n’est pas pratique lorsque la taille de celle-ci devient conséquente.

D’un autre côté, ce que nous appelons test en approche « white-box » peut être implémenté pour valider les propriétés d’une conception. Cette technique ajoute des assertions qui surveillent les points internes dans le DUT et il en résulte une augmentation du comportement observable pendant les tests.

Le document “FPGA Verification with Assertions: Why Bother?” de Mentor fournit une approche pratique, facile et permet, étape par étape, de vous aiguiller sur la façon d’utiliser les assertions dans votre code RTL.

Téléchargez maintenant le livre blanc avec un résumé en français:

FPGA Verification with Assertions: Why Bother?

Le papier blanc vérifie FPGALe livre blanc de Mentor et Cadlog explique le rôle de plus en plus important joué par la vérification basée sur l’assertion (ABV) pour la conception de FPGA, ce qui est particulièrement important pour les projets FPGA et ASIC plus complexes.

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